Gael Sapience
Ingénieur confirmé FPGA / ASIC/ SoC. 8 ans d'expérience au Japon.
46 ans
Permis de conduire
France
En poste
Indisponible
Diplômé de l'Ecole Nationale Supérieure de Sciences Appliquées et de Technologie (ENSSAT) en 2003, j'ai eu l'opportunité de travailler au Japon durant 8 ans en tant qu'ingénieur R&D en électronique numérique.
J'interviens dans le développement hardware d'applications de traitement de signal, de cryptographie et traitement vidéo pour des cibles FPGA/ASIC/SoC.
J'interviens dans le développement hardware d'applications de traitement de signal, de cryptographie et traitement vidéo pour des cibles FPGA/ASIC/SoC.
Ingénieur électronique
Vitec Multimédia
Depuis novembre 2011
CDI
Chatillon
France
- Conception et implémentation d'algorithmes de traitement vidéo et codecs pour cibles FPGA
• Spécification et validation des algorithmes par un modèle software.
• Design RTL, simulation et validation sur cibles FPGA. - Conception de cartes électroniques pour applications vidéos
• Etudes (faisabilité / technico-économique)
• Design de schémas électroniques
• Suivi de routage
Ingénieur électronique numérique FPGA / ASIC / SoC
Urbanet Design Corporation
Juin 2009
à septembre 2011
CDI
Kyoto
Japon
- Conversion de quatre flux vidéos HD/Full-HD en sortie HD multiviewer (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois). - Conversion d’un flux vidéo HD/Full-HD en sortie standard PAL/NTSC (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois). - Conception du bloc de contrôle mémoire pour un ASIC intégré dans un caméscope numérique. (Durée: 5 mois).
- Conception du modèle en C et RTL de l'algorithme de compression d'image JPEG-XR. (Durée: 4 mois).
- Conversion de quatre flux vidéos en sortie standard PAL/NTSC (Traitement Vidéo)
Responsable du projet. (Durée: 4 mois). - Mise à jour d’un système sur puce (SoC) de communications sans fil entre véhicules
Responsable technique. (Durée: 4 mois). - Design de l’ IP core de l’algorithme de correction d'erreurs BCH. (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 2 mois).
Détails de l'expérience
- Conversion de quatre flux vidéos HD/Full-HD en sortie HD multiviewer (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Interface client, suivi du projet (planning, budget)
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Altera Arria II GX - Conversion d’un flux vidéo HD/Full-HD en sortie standard PAL/NTSC (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Interface client, suivi du projet (planning, budget)
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Xilinx Spartan 6 - Conception du bloc de contrôle mémoire pour un ASIC intégré dans un caméscope numérique.
(Durée: 5 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Développement du modèle hardware en verilog
• Simulation, support pour le portage asic - Conception du modèle en C et RTL de l'algorithme de compression d'image JPEG-XR.
(Durée: 4 mois).
• Analyse des spécifications
• Développement du modèle software en C
• Développement de blocs du modèle hardware en verilog (FCT, filtre overlap, prédiction, scanning)
• Simulation - Conversion de quatre flux vidéos en sortie standard PAL/NTSC (Traitement Vidéo)
Responsable du projet. (Durée: 4 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Interface client, suivi du projet (planning, budget)
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Altera Stratix II - Mise à jour d’un système sur puce (SoC) de communications sans fil entre véhicules
Responsable technique. (Durée: 4 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Suivi du projet (planning)
• Mise à jour du firmware (power pc)
• Mise à jour du modèle hardware en verilog
• Simulation et prototypage sur FPGA Xilinx Virtex2 (5 FPGAs) - Design de l’ IP core de l’algorithme de correction d'erreurs BCH. (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 2 mois).
• Rédaction des spécifications
• Développement de l’IP en C
• Simulation et prototypage sur FPGA Xilinx et Altera
• Participation à l’avant-vente, interface client (intégration validée dans un ASIC).
Site web de l'entreprise
Ingénieur électronique numérique FPGA / ASIC / SoC
System Solution
Décembre 2004
à mai 2009
CDI
Osaka
Japon
- Développement de la couche physique du WIMAX pour station mobile et station de base.
Responsable de la vérification RTL et synthèse FPGA. (Durée: 2 ans et 4 mois) - Conception de l’algorithme de correction d’erreurs d’un lecteur de disque holographique (LDPC et Reed-Solomon). (Durée: 12 mois)
• Algorithme (ECC) publié sous les standards ECMA :
http://tinyurl.com/3otn6jt
http://tinyurl.com/3aoofpx - Réalisation de l’ IP de l’algorithme Reed-Solomon (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 4 mois).
• Démonstration de l'IP au lien suivant: http://tinyurl.com/3fjtv75 - Réalisation de l’ IP de l’algorithme de chiffrement AES-128/192/256 encodeur/décodeur.
Initiateur et responsable du projet. (Durée: 2 mois). - Conception de l’IP des opérations de division et racine carrée
(Durée: 2 mois). - Implantation d’un OS temps-réel (micro-c OSII) sur un système sur puce (SoC) dans un FPGA, communication TCP-IP avec un pc.(Durée: 3 mois).
- Conception de l’algorithme CORDIC (COordinate Rotation Digital Computer), calcul de fonctions trigonométriques (Durée: 4 mois).
Détails de l'expérience
- Développement de la couche physique du WIMAX pour station mobile et station de base.
Responsable de la vérification RTL et synthèse FPGA. (Durée: 2 ans et 4 mois)
• Analyse du cahier des charges
• Rédaction des spécifications
• Développement du modèle hardware en verilog/vhdl des blocs : Viterbi, Turbo CTC, filtre FIR, FFT/IFFT, égaliseur, modulation/démodulation, répétition/derépétition.
• Simulation et prototypage sur FPGA Xilinx et Altera
• Suivi du projet (planning, reporting) - Conception de l’algorithme de correction d’erreurs d’un lecteur de disque holographique (LDPC et Reed-Solomon).
(Durée: 12 mois)
• Analyse du cahier des charges
• Rédaction des spécifications
• Développement du modèle software en Matlab et C++
• Développement du modèle hardware en verilog
• Simulation et prototypage sur 2 FPGAs Xilinx
• Algorithme (ECC) publié sous les standards ECMA :
http://tinyurl.com/3otn6jt
http://tinyurl.com/3aoofpx - Réalisation de l’ IP de l’algorithme Reed-Solomon (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 4 mois).
• Rédaction des spécifications
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Développement de l’interface graphique en C#
• Simulation et prototypage sur FPGA Xilinx et Altera
• Participation à l’avant-vente, interface client (intégration validée dans divers projets) - Réalisation de l’ IP de l’algorithme de chiffrement AES-128/192/256 encodeur/décodeur.
Initiateur et responsable du projet. (Durée: 2 mois).
• Rédaction des spécifications
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Xilinx et Altera
• Participation à l’avant-vente, interface client (intégration validée dans divers projets) - Conception de l’IP des opérations de division et racine carrée
(Durée: 2 mois).
• Rédaction des spécifications
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Développement de l’interface graphique en C#
• Simulation et prototypage sur FPGA Xilinx et Altera
• Participation à l’avant-vente, interface client (intégration validée dans divers projets) - Implantation d’un OS temps-réel (micro-c OSII) sur un système sur puce (SoC) dans un FPGA, communication TCP-IP avec un pc. (Durée: 3 mois).
• Développement du modèle software en C et programmation de l’OS
• Développement d’une interface graphique en C#
• Développement du modèle hardware en verilog
• Simulation et prototypage sur un FPGA Altera Stratix II - Conception de l’algorithme CORDIC (COordinate Rotation Digital Computer), calcul de fonctions trigonométriques
(Durée: 4 mois).
• Rédaction des spécifications
• Développement du modèle software en c
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Xilinx Spartan 3
Site web de l'entreprise
Consultant R&D
Fullcast Technology
Janvier 2004
à novembre 2004
CDI
Tokyo
Japon
- Design d’un codeur/décodeur MPEG-1 pour cible FPGA. (Durée: 4 mois).
- Consultant en base de données chez Motorola Japan. (Durée: 7 mois).
Détails de l'expérience
- Design d’un codeur/décodeur MPEG-1 pour cible FPGA.
(Durée: 4 mois).
• Rédaction des spécifications
• Développement du modèle software en C
• Développement du modèle hardware en verilog des blocs DCT/IDCT, quantification, codage RLE et Huffman
• Simulation et prototypage sur FPGA Xilinx Virtex2 - Consultant en base de données chez Motorola Japan.
(Durée: 7 mois).
• Support technique, mise a jour de bases de données (SQL, VBA)
• Interface avec les équipes USA et Europe, représentant de Motorola Japon
Site web de l'entreprise
Stage de fin d'etudes
Advanced Telecommunications Research International Institute
Avril 2003
à octobre 2003
Stage
Kyoto
Japon
- Recherche et développement d'algorithmes pour l'amélioration de la transmission d'une antenne ESPAR. (Durée: 7 mois).
Détails de l'expérience
- www.atr.co.jp
- • Rédaction des spécifications
• Développement du modèle software en Matlab et C
• Publications d’articles scientifiques (IEICE)
• Présentations à deux conférences au Japon (IEICE Sendai 2003, IEICE Niigata 2003)
