Gael Sapience
Ingénieur confirmé FPGA / ASIC/ SoC. 8 ans d'expérience au Japon.
46 ans
Permis de conduire
France
En poste
Indisponible
Diplômé de l'Ecole Nationale Supérieure de Sciences Appliquées et de Technologie (ENSSAT) en 2003, j'ai eu l'opportunité de travailler au Japon durant 8 ans en tant qu'ingénieur R&D en électronique numérique.
J'interviens dans le développement hardware d'applications de traitement de signal, de cryptographie et traitement vidéo pour des cibles FPGA/ASIC/SoC.
J'interviens dans le développement hardware d'applications de traitement de signal, de cryptographie et traitement vidéo pour des cibles FPGA/ASIC/SoC.
Ingénieur électronique
Vitec Multimédia
Depuis novembre 2011
CDI
Chatillon
France
- Conception et implémentation d'algorithmes de traitement vidéo et codecs pour cibles FPGA
• Spécification et validation des algorithmes par un modèle software.
• Design RTL, simulation et validation sur cibles FPGA. - Conception de cartes électroniques pour applications vidéos
• Etudes (faisabilité / technico-économique)
• Design de schémas électroniques
• Suivi de routage
Ingénieur électronique numérique FPGA / ASIC / SoC
Urbanet Design Corporation
Juin 2009
à septembre 2011
CDI
Kyoto
Japon
- Conversion de quatre flux vidéos HD/Full-HD en sortie HD multiviewer (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois). - Conversion d’un flux vidéo HD/Full-HD en sortie standard PAL/NTSC (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois). - Conception du bloc de contrôle mémoire pour un ASIC intégré dans un caméscope numérique. (Durée: 5 mois).
- Conception du modèle en C et RTL de l'algorithme de compression d'image JPEG-XR. (Durée: 4 mois).
- Conversion de quatre flux vidéos en sortie standard PAL/NTSC (Traitement Vidéo)
Responsable du projet. (Durée: 4 mois). - Mise à jour d’un système sur puce (SoC) de communications sans fil entre véhicules
Responsable technique. (Durée: 4 mois). - Design de l’ IP core de l’algorithme de correction d'erreurs BCH. (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 2 mois).
Ingénieur électronique numérique FPGA / ASIC / SoC
System Solution
Décembre 2004
à mai 2009
CDI
Osaka
Japon
- Développement de la couche physique du WIMAX pour station mobile et station de base.
Responsable de la vérification RTL et synthèse FPGA. (Durée: 2 ans et 4 mois) - Conception de l’algorithme de correction d’erreurs d’un lecteur de disque holographique (LDPC et Reed-Solomon). (Durée: 12 mois)
• Algorithme (ECC) publié sous les standards ECMA :
http://tinyurl.com/3otn6jt
http://tinyurl.com/3aoofpx - Réalisation de l’ IP de l’algorithme Reed-Solomon (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 4 mois).
• Démonstration de l'IP au lien suivant: http://tinyurl.com/3fjtv75 - Réalisation de l’ IP de l’algorithme de chiffrement AES-128/192/256 encodeur/décodeur.
Initiateur et responsable du projet. (Durée: 2 mois). - Conception de l’IP des opérations de division et racine carrée
(Durée: 2 mois). - Implantation d’un OS temps-réel (micro-c OSII) sur un système sur puce (SoC) dans un FPGA, communication TCP-IP avec un pc.(Durée: 3 mois).
- Conception de l’algorithme CORDIC (COordinate Rotation Digital Computer), calcul de fonctions trigonométriques (Durée: 4 mois).
Consultant R&D
Fullcast Technology
Janvier 2004
à novembre 2004
CDI
Tokyo
Japon
- Design d’un codeur/décodeur MPEG-1 pour cible FPGA. (Durée: 4 mois).
- Consultant en base de données chez Motorola Japan. (Durée: 7 mois).
Stage de fin d'etudes
Advanced Telecommunications Research International Institute
Avril 2003
à octobre 2003
Stage
Kyoto
Japon
- Recherche et développement d'algorithmes pour l'amélioration de la transmission d'une antenne ESPAR. (Durée: 7 mois).
ingénieur électronique et informatique industrielle
Ecole Nationale Supérieure de Sciences Appliquées et de Technologie (ENSSAT)
Septembre 2000
à septembre 2003
Formation d'électronicien généraliste maîtrisant les concepts algorithmiques et leur implémentation (méthodologie et techniques de conception) en temps réel sur diverses plates-formes matérielles (processeurs, FPGA, ASIC, etc.).
- Other
- IEEE 802.15.7 PHY II Reed-Solomon encoder/decoder IP core (verilog/vhdl).
- IEEE 802.3bj backplane ethernet draft standard FEC encoder/decoder IP core.
RS(528,514) et RS(544,514) en verilog/vhdl.
- VHDL
- Verilog
- C/C++
- awk
- perl
- MATLAB
- C#
- Tcl
- VBA
- SQL
- Modelsim
- NC-Verilog
- NC-VHDL
- Synplify
- ALDEC ALINT
- norme STARC
- Xilinx suite (ISE, SDK, EDK, Chipscope)
- Altera suite (Quartus, SOPC builder, Nios IDE)
- Lattice suite (Diamond)
- Désentrelacement (Entrelacé->Progressif)
- downscaler
- upscaler
- renforcement des contours
- conversion Bayer - rgb
- balance des blancs
- Normes: SMPTE-274M, SMPTE-296M, SMPTE-RP211, CEA-861D, NTSC, PAL, VESA
- BCH
-
Reed-Solomon. IP concue et disponible sous licence libre au lien suivant:
http://tinyurl.com/3zyj68u
Démonstration de l'IP au lien suivant: http://tinyurl.com/3fjtv75 - Viterbi
- LDPC
- Turbo
- AES
- DES
- Triple DES
- Anglais : Courant, utilisation quotidienne (score TOEIC=955 en 2010)
- Japonais : Courant, utilisation quotidienne (JLPT: niveau 2, JBT: niveau 2)
- Allemand : Scolaire
- Mongole : Notions
