Gael Sapience
Ingénieur confirmé FPGA / ASIC/ SoC. 8 ans d'expérience au Japon.
46 ans
Permis de conduire
France
En poste
Indisponible
Diplômé de l'Ecole Nationale Supérieure de Sciences Appliquées et de Technologie (ENSSAT) en 2003, j'ai eu l'opportunité de travailler au Japon durant 8 ans en tant qu'ingénieur R&D en électronique numérique.
J'interviens dans le développement hardware d'applications de traitement de signal, de cryptographie et traitement vidéo pour des cibles FPGA/ASIC/SoC.
J'interviens dans le développement hardware d'applications de traitement de signal, de cryptographie et traitement vidéo pour des cibles FPGA/ASIC/SoC.
Ingénieur électronique numérique FPGA / ASIC / SoC
Urbanet Design Corporation
Juin 2009
à septembre 2011
CDI
Kyoto
Japon
- Conversion de quatre flux vidéos HD/Full-HD en sortie HD multiviewer (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois). - Conversion d’un flux vidéo HD/Full-HD en sortie standard PAL/NTSC (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois). - Conception du bloc de contrôle mémoire pour un ASIC intégré dans un caméscope numérique. (Durée: 5 mois).
- Conception du modèle en C et RTL de l'algorithme de compression d'image JPEG-XR. (Durée: 4 mois).
- Conversion de quatre flux vidéos en sortie standard PAL/NTSC (Traitement Vidéo)
Responsable du projet. (Durée: 4 mois). - Mise à jour d’un système sur puce (SoC) de communications sans fil entre véhicules
Responsable technique. (Durée: 4 mois). - Design de l’ IP core de l’algorithme de correction d'erreurs BCH. (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 2 mois).
Détails de l'expérience
- Conversion de quatre flux vidéos HD/Full-HD en sortie HD multiviewer (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Interface client, suivi du projet (planning, budget)
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Altera Arria II GX - Conversion d’un flux vidéo HD/Full-HD en sortie standard PAL/NTSC (Traitement Vidéo).
Responsable du projet. (Durée: 4 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Interface client, suivi du projet (planning, budget)
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Xilinx Spartan 6 - Conception du bloc de contrôle mémoire pour un ASIC intégré dans un caméscope numérique.
(Durée: 5 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Développement du modèle hardware en verilog
• Simulation, support pour le portage asic - Conception du modèle en C et RTL de l'algorithme de compression d'image JPEG-XR.
(Durée: 4 mois).
• Analyse des spécifications
• Développement du modèle software en C
• Développement de blocs du modèle hardware en verilog (FCT, filtre overlap, prédiction, scanning)
• Simulation - Conversion de quatre flux vidéos en sortie standard PAL/NTSC (Traitement Vidéo)
Responsable du projet. (Durée: 4 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Interface client, suivi du projet (planning, budget)
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Altera Stratix II - Mise à jour d’un système sur puce (SoC) de communications sans fil entre véhicules
Responsable technique. (Durée: 4 mois).
• Analyse du cahier des charges
• Rédaction des spécifications
• Suivi du projet (planning)
• Mise à jour du firmware (power pc)
• Mise à jour du modèle hardware en verilog
• Simulation et prototypage sur FPGA Xilinx Virtex2 (5 FPGAs) - Design de l’ IP core de l’algorithme de correction d'erreurs BCH. (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 2 mois).
• Rédaction des spécifications
• Développement de l’IP en C
• Simulation et prototypage sur FPGA Xilinx et Altera
• Participation à l’avant-vente, interface client (intégration validée dans un ASIC).
Site web de l'entreprise
