Gael Sapience
Ingénieur confirmé FPGA / ASIC/ SoC. 8 ans d'expérience au Japon.
46 ans
Permis de conduire
France
En poste
Indisponible
Diplômé de l'Ecole Nationale Supérieure de Sciences Appliquées et de Technologie (ENSSAT) en 2003, j'ai eu l'opportunité de travailler au Japon durant 8 ans en tant qu'ingénieur R&D en électronique numérique.
J'interviens dans le développement hardware d'applications de traitement de signal, de cryptographie et traitement vidéo pour des cibles FPGA/ASIC/SoC.
J'interviens dans le développement hardware d'applications de traitement de signal, de cryptographie et traitement vidéo pour des cibles FPGA/ASIC/SoC.
Ingénieur électronique numérique FPGA / ASIC / SoC
System Solution
Décembre 2004
à mai 2009
CDI
Osaka
Japon
- Développement de la couche physique du WIMAX pour station mobile et station de base.
Responsable de la vérification RTL et synthèse FPGA. (Durée: 2 ans et 4 mois) - Conception de l’algorithme de correction d’erreurs d’un lecteur de disque holographique (LDPC et Reed-Solomon). (Durée: 12 mois)
• Algorithme (ECC) publié sous les standards ECMA :
http://tinyurl.com/3otn6jt
http://tinyurl.com/3aoofpx - Réalisation de l’ IP de l’algorithme Reed-Solomon (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 4 mois).
• Démonstration de l'IP au lien suivant: http://tinyurl.com/3fjtv75 - Réalisation de l’ IP de l’algorithme de chiffrement AES-128/192/256 encodeur/décodeur.
Initiateur et responsable du projet. (Durée: 2 mois). - Conception de l’IP des opérations de division et racine carrée
(Durée: 2 mois). - Implantation d’un OS temps-réel (micro-c OSII) sur un système sur puce (SoC) dans un FPGA, communication TCP-IP avec un pc.(Durée: 3 mois).
- Conception de l’algorithme CORDIC (COordinate Rotation Digital Computer), calcul de fonctions trigonométriques (Durée: 4 mois).
Détails de l'expérience
- Développement de la couche physique du WIMAX pour station mobile et station de base.
Responsable de la vérification RTL et synthèse FPGA. (Durée: 2 ans et 4 mois)
• Analyse du cahier des charges
• Rédaction des spécifications
• Développement du modèle hardware en verilog/vhdl des blocs : Viterbi, Turbo CTC, filtre FIR, FFT/IFFT, égaliseur, modulation/démodulation, répétition/derépétition.
• Simulation et prototypage sur FPGA Xilinx et Altera
• Suivi du projet (planning, reporting) - Conception de l’algorithme de correction d’erreurs d’un lecteur de disque holographique (LDPC et Reed-Solomon).
(Durée: 12 mois)
• Analyse du cahier des charges
• Rédaction des spécifications
• Développement du modèle software en Matlab et C++
• Développement du modèle hardware en verilog
• Simulation et prototypage sur 2 FPGAs Xilinx
• Algorithme (ECC) publié sous les standards ECMA :
http://tinyurl.com/3otn6jt
http://tinyurl.com/3aoofpx - Réalisation de l’ IP de l’algorithme Reed-Solomon (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet. (Durée: 4 mois).
• Rédaction des spécifications
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Développement de l’interface graphique en C#
• Simulation et prototypage sur FPGA Xilinx et Altera
• Participation à l’avant-vente, interface client (intégration validée dans divers projets) - Réalisation de l’ IP de l’algorithme de chiffrement AES-128/192/256 encodeur/décodeur.
Initiateur et responsable du projet. (Durée: 2 mois).
• Rédaction des spécifications
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Xilinx et Altera
• Participation à l’avant-vente, interface client (intégration validée dans divers projets) - Conception de l’IP des opérations de division et racine carrée
(Durée: 2 mois).
• Rédaction des spécifications
• Développement du modèle software en C
• Développement du modèle hardware en verilog
• Développement de l’interface graphique en C#
• Simulation et prototypage sur FPGA Xilinx et Altera
• Participation à l’avant-vente, interface client (intégration validée dans divers projets) - Implantation d’un OS temps-réel (micro-c OSII) sur un système sur puce (SoC) dans un FPGA, communication TCP-IP avec un pc. (Durée: 3 mois).
• Développement du modèle software en C et programmation de l’OS
• Développement d’une interface graphique en C#
• Développement du modèle hardware en verilog
• Simulation et prototypage sur un FPGA Altera Stratix II - Conception de l’algorithme CORDIC (COordinate Rotation Digital Computer), calcul de fonctions trigonométriques
(Durée: 4 mois).
• Rédaction des spécifications
• Développement du modèle software en c
• Développement du modèle hardware en verilog
• Simulation et prototypage sur FPGA Xilinx Spartan 3
Site web de l'entreprise
