• Minutieux et rigoureux, j’opte pour un travail de qualité, pour le partage de connaissances, et la persévérance qui me caractérise me pousse à mener à bien les projets les plus complexes au maximum de leurs performances.
• Habitué à travailler dans une équipe jeune et dynamique, sur de multi-projets, dans une entreprise multinationale, je m’adapte facilement à un nouvel environnement.
• Ma formation pluridisciplinaire en électronique, télécommunications et réseaux, et microélectronique me permet d’appréhender avec aisance les projets multi compétences.
Portage de microcontrôleurs sécurisés 8 bits à base de cœurs STM7 sur émulateur multi-fpga Xilinx (Virtex 2) et Altera Stratix II et III.
• Modifications du code VHDL du design pour intégrations des signaux de contrôles d'émulation • Modélisation en VHDL des cœurs analogiques (Sensors, supply, clock generator, ...) • Modélisations en VHDL des cœurs de mémoires • Synthèse et placement/routage sur FPGAs Xilinx Virtex 2 et Altera Stratix II et III • Simulation et analyse de timing • Validations
Portage de microcontrôleurs sécurisés 32 bits à base de cœurs ARM (Cortex-M3, Cortex-M0) sur émulateur multi FPGA Altera (Stratix II et III).
• Modifications du code VHDL du design pour intégrations des signaux de contrôles d'émulation • Modélisation en VHDL des cœurs analogiques (Sensors, supply, clock generator, ...) • Modélisations en VHDL des cœurs de mémoires • Synthèse et placement/routage sur FPGAs Altera Stratix II et III • Simulation et analyse de timing • Validations
Microcontrôleurs intégrant USB, SPI, I2C, SWP, LPC, RF (13.56MHz), GPIO, et à base d'EEprom ou de PFlash. • Validations de chaque interface de communication en collaboration avec l'équipe software
Intégration de fonctionnalités spécifiques d'émulations (breakpoint, code coverage, EEprom et PFlash checker, User datasheet checker, ...)
Validation des produits et fonctionnalités d'émulation
Maîtrise des suites logicielles Altera Quartus, Xilinx ISE, Synplicity. • Amélioration du flow de développement • génération automatique de contraintes de timing par scripts TCL
Développement de scripts en TCL/TK pour l'exécution automatique de patterns de test • génération des projets Keil pour chaque pattern, compilation du projet et génération du fichier S19 • génération des scenarii de test pour exécution sur reader
